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Deep Sub-Micron BICMOS Circuit Technology for Sub-10 ns ECL 4-Mb DRAMs |
[ 全著者名 ] T. Kawahara, Y. Kawajiri, G. Kitsukawa, K. Sagara, Y. Kawamoto, T. Akiba, S. Kato, Y. Kawase, and K. Itoh |
[ 掲載誌名 ] IEEE European Solid-State Circuits Conference (ESSCIRC), 1991 |
[ 掲載年月 ] 1991年 9月 |
[ 著作区分 ] レフェリー付プロシーディングス(外国語) |
A Circuit Technology for Sub-10ns ECL 4Mb BiCMOS DRAMs |
[ 全著者名 ] T. Kawahara, Y. Kawajiri, G. Kitsukawa, Y. Nakagome, K. Sagara, Y. Kawamoto, T. Akiba, S. Kato, Y. Kawase, and K. Itoh |
[ 掲載誌名 ] IEEE Symposium on VLSI Circuits, 1991 |
[ 掲載年月 ] 1991年 6月 |
[ 著作区分 ] レフェリー付プロシーディングス(外国語) |
A 1-Mbit BiCMOS DRAM using Temperature Compensation Circuit Techniques |
[ 全著者名 ] G. Kitsukawa, K. Itoh, R. Hori, Y. Kawajiri, T. Watanabe, T. Kawahara, T. Matsumoto, and Y. Kobayashi |
[ 掲載誌名 ] IEEE European Solid-State Circuits Conference, 1988 |
[ 掲載年月 ] 1988年 9月 |
[ 著作区分 ] レフェリー付プロシーディングス(外国語) |
An experimental 35ns 1Mb BiCMOS DRAM |
[ 全著者名 ] R. Hori, G. Kitsukawa, Y. Kawajiri, T. Watanabe, T. Kawahara, K. Itoh, Y. Kobayashi, M. Oohayashi, K. Asayama, T. Ikeda, and H. Kawamoto |
[ 掲載誌名 ] IEEE International Solid-State Circuits Conference (ISSCC), 1987 |
[ 掲載年月 ] 1987年 2月 |
[ 著作区分 ] レフェリー付プロシーディングス(外国語) |