Top > Back > 学術論文・プロシーディングス・著作 の検索結果 104 件中 91‐104 件目
| Autonomous decentralized low-power system LSI using self-instructing predictive shutdown method |
| [ 全著者名 ] T. Shimizu, F. Arakawa, and T. Kawahara |
| [ 掲載誌名 ] Symposium on VLSI Circuits, 2001 |
| [ 掲載年月 ] 2001年 6月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| ChipOS: Open power-management platform to overcome the power crisis in future LSIs |
| [ 全著者名 ] H. Mizuno and T. Kawahara |
| [ 掲載誌名 ] IEEE International Solid-State Circuits Conference (ISSCC), 2001 |
| [ 掲載年月 ] 2001年 2月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| A selective verify scheme for achieving a 5-MB/s program rate in 3-bit/cell flash memories |
| [ 全著者名 ] H. Kurata, N. Kobayashi, K. Kimura, S. Saeki, and T. Kawahara |
| [ 掲載誌名 ] Symposium on VLSI Circuits, 2000 |
| [ 掲載年月 ] 2000年 6月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| 20-Mb/s erase/record flash memory by asymmetrical operation |
| [ 全著者名 ] T. Kawahara, Y. Jyouno, S. Saeki, N. Miyamoto, and K. Kimura |
| [ 掲載誌名 ] Symposium on VLSI Circuits, 1996 |
| [ 掲載年月 ] 1996年 6月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| Bit-line clamped sensing multiplex and accurate high-voltage generator for 0.25 um flash memories |
| [ 全著者名 ] T. Kawahara, T. Kobayashi, Y. Jyouno, S. Saeki, N. Miyamoto, T. Adachi, M. Kato, A. Sato, J. Yugami, H. Kume, and K. Kimura |
| [ 掲載誌名 ] IEEE International Solid-State Circuits Conference (ISSCC), 1996 |
| [ 掲載年月 ] 1996年 2月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| A 3.3 V high-density AND flash memory with 1 ms/512B erase and program time |
| [ 全著者名 ] A. Nozoe, T. Yamazaki, H. Sato, H. Kotani, S. Kubono, K. Manita, T. Tanaka, T. Kawahara, M. Kato, K. Kimura, H. Kume, R. Hori, T. Nishimoto, S. Shukuri, A. Ohba, Y. Kouro, O. Sakamoto, A. Fukumoto, and M. Nakajima |
| [ 掲載誌名 ] IEEE International Solid-State Circuits Conference (ISSCC), 1995 |
| [ 掲載年月 ] 1995年 2月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| Low Power Chip Interconnection by Dynamic Termination |
| [ 全著者名 ] T. Kawahara, M. Horiguchi, J. Etoh, T. Sekiguchi, and M. Aoki |
| [ 掲載誌名 ] IEEE Symposium on VLSI Circuits, 1994 |
| [ 掲載年月 ] 1994年 6月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| A charge recycle refresh for Gb-scale DRAMs in file applications |
| [ 全著者名 ] T. Kawahara, M. Horiguchi, Y. Kawajiri, T. Akiba, G. Kitsukawa, T. Kure, and M. Aoki |
| [ 掲載誌名 ] IEEE Symposium on VLSI Circuits, 1993 |
| [ 掲載年月 ] 1993年 5月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| 256 Mb DRAM technologies for file applications |
| [ 全著者名 ] G. Kitsukawa, M. Horiguchi, Y. Kawaijiri, T. Kawahara, T. Aikiba, Y. Kawase, T. Tachibana, T. Sakai, M. Aoki, S. Shukuri, K. Sagara, R. Nagai, N. Hasegawa, N. Yokoyama, T. Kisu, H. Yamashita, T. Kure, and T. Nishid |
| [ 掲載誌名 ] IEEE International Solid-State Circuits Conference (ISSCC), 1993 |
| [ 掲載年月 ] 1993年 2月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| A High-Speed, Threshold-Voltage-Mismatch Compensation Sense Amplifier for Gb-scale DRAM Arrays |
| [ 全著者名 ] T. Kawahara, T. Sakata, K. Itoh, Y. Kawajiri, T. Akiba, G. Kitsukawa, and M. Aoki |
| [ 掲載誌名 ] IEEE European Solid-State Circuits Conference (ESSCIRC), 1992 |
| [ 掲載年月 ] 1992年 9月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| Deep Sub-Micron BICMOS Circuit Technology for Sub-10 ns ECL 4-Mb DRAMs |
| [ 全著者名 ] T. Kawahara, Y. Kawajiri, G. Kitsukawa, K. Sagara, Y. Kawamoto, T. Akiba, S. Kato, Y. Kawase, and K. Itoh |
| [ 掲載誌名 ] IEEE European Solid-State Circuits Conference (ESSCIRC), 1991 |
| [ 掲載年月 ] 1991年 9月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| A Circuit Technology for Sub-10ns ECL 4Mb BiCMOS DRAMs |
| [ 全著者名 ] T. Kawahara, Y. Kawajiri, G. Kitsukawa, Y. Nakagome, K. Sagara, Y. Kawamoto, T. Akiba, S. Kato, Y. Kawase, and K. Itoh |
| [ 掲載誌名 ] IEEE Symposium on VLSI Circuits, 1991 |
| [ 掲載年月 ] 1991年 6月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| A 1-Mbit BiCMOS DRAM using Temperature Compensation Circuit Techniques |
| [ 全著者名 ] G. Kitsukawa, K. Itoh, R. Hori, Y. Kawajiri, T. Watanabe, T. Kawahara, T. Matsumoto, and Y. Kobayashi |
| [ 掲載誌名 ] IEEE European Solid-State Circuits Conference, 1988 |
| [ 掲載年月 ] 1988年 9月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
| An experimental 35ns 1Mb BiCMOS DRAM |
| [ 全著者名 ] R. Hori, G. Kitsukawa, Y. Kawajiri, T. Watanabe, T. Kawahara, K. Itoh, Y. Kobayashi, M. Oohayashi, K. Asayama, T. Ikeda, and H. Kawamoto |
| [ 掲載誌名 ] IEEE International Solid-State Circuits Conference (ISSCC), 1987 |
| [ 掲載年月 ] 1987年 2月 |
| [ 著作区分 ] レフェリー付プロシーディングス（外国語） |
